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Our customers must receive the newest solutions and be updated with the newest technologies. Axios provides highly qualified training courses listed as follows.



알테라로고

www.altera.com

Headquartered in Silicon Valley, Altera Corporation (NASDAQ: ALTR) is the leader in innovative custom logic solutions, and has been ever since inventing the world’s first reprogrammable logic device in 1984. Altera’s comprehensive solutions portfolio contains fully integrated software development tools, versatile embedded processors, optimized intellectual property (IP) cores, reference designs examples, and a variety of development kits.

Year 2018
Month Jan. Feb. Mar. Apr. May. Jun. Jul. Aug. Sep. Oct. Nov. Dec.
Designing with Quartus
Prime (Basic)
9,10 6,7 6,7 3,4 2,3 4,5 3,4 7,8 4,5 4,5 6,7 4,5
Designing with Quartus
Prime (Advanced)
  8,9   5,6   7,8   9,10 6,7   8,9  
Designing Nios II with
Qsys & SBT
    13,14     19,20     11,12     11,12
Developing Software for
the NIOS processor
    15,16           13,14      
Designing Intel SoC
FPGA with Qsys & DS-5
      18,19,20     11,12,13       14,15,16  
DDR Memory I/F with
MAX10 Dev Kit
        16,17,18         17,18,19    
Developing SW for Intel
SoC FPGA
            18,19,20          
Transceiver Architecture
& debuggin method
    29,30     28,29         29,30  
Performance optimization
with Stratix 10 Hyperflex
Architecture
        29,30              

1. Regular Program (2 Day , 10:00 ~ 17:00)

Intel FPGA Design Software 와 Evaluation 보드를 활용하여 FPGA 디자인을 효과적으로 구현하기 위한 디바이스 구조, Tool 운용 및 디버깅 방법에 대하여 익히게 됩니다.

A. Designing with Quartus Prime Software: Basic Course(2 day)

- Description: FPGA를 처음 사용하는 유저에게 Intel FPGA Device의 구조와 기본적인 Quartus Prime 툴을 이용한 디자인을
  통해 Intel FPGA를 익히는 과정입니다. FPGA를 사용중인 User 또한 Intel FPGA Tool기능을 유용하게 사용할 수 있도록
  다양한 Feature를 이해할 수 있는 Course입니다.
- Duration: 2 Days
- Price: KRW 100,000(include TAX) for serving Materials and Lunch
- Skills Required : FPGA design beginner or experienced User
- Purpose : Understanding for designing Progress with Quartus Prime

- Topics:
  • Dev. Kit를 이용한 Exercise위주의 진행 (Dev. Kit상의 Device Architecture, Quartus Prime를 이용한 Project진행, Configuration을 통한 보드 동작 확인)
  • SignalTap II를 이용한 Debugging 방법
  • Device Architecture (Latest Device)
  • Create Quartus Prime Project, Compilation, Programming, Board Debugging using SignalTap Prime

B. Designing with Quartus Prime Software: Advanced Course (2 Day)

- Description: 본 강좌는 FPGA를 사용하여 디자인을 하시는 사용자에게 Software Tool에 대한 심화 학습 과정을 제공합니
  다. FPGA 디자인 시 고려 하여야 할 타이밈에 대한 기본 교육 및 적용 방법에 대해 제공하며 컴파일의 성능을 향상 시킬
  수 있는 Quartus Prime의 설정에 대해서 설명 드립니다.
  FPGA 디자인의 확인을 위해 Modelsim Intel FPGA Edition의 사용 방법에 대해 이해 할 수 있는 과정을 제공 합니다.
- Duration: 2 Days
- Price: KRW 100,000(include TAX) for serving Materials and Lunch
- Skills Required : FPGA design beginner or experienced User
- Purpose : Understanding for meeting timing margin with Quartus Prime's TimeQuest, and explaination for simulating with
  Modelsim

- Topics:
  • How to use TimeQuest Tool & Setting Timing constraints(Include exercise)
  • Setting Incremental Compilation in Quartus Prime
  • How to use ModelSim Intel FPGA Edition(Include exercise)

2. Customizing Program (2 or 3 Day , 10:00 ~ 17:00)

Intel FPGA Embedded Solution 인 Intel SoC FPGA 와 Embedded Processor IP 인 Nios II 의 Design Flow , DDR Memory Interface 방법론 그리고 HDL Language 에 대한 교육 과정입니다.

A. Designing Nios II with Qsys & SBT(2 Day)

- Description: Nios II 과정은 32bit 소프트코어 임베디드 프로세서인 Nios II 에 대해 이해하고, Embedded Processor를 이용 한 FPGA 적용에 대해 설명합니다. Quartus Prime 및 Qsys 소프트웨어를 사용하여 NiosII 디자인을 보다 손쉽게 효과적으로 구성하는 방법을 이해합니다. 임베디드 소프트웨어 설계를 위한 NiosII SBT (Software Builder Tool) 를 통해 FPGA 상에서 동작하는 소프트웨어 코드까지 직접 설계해 봄으로서 보다 유연한 Intel FPGA만의 Nios II 개발환경 및 성능을 경험 할 수 있습니다.
- Duration: 2 Days
- Price: KRW 100,000 (include TAX) for serving Materials and Lunch
- Skills Required: FPGA experienced user who require advanced training
- Purpose: Understand NiosII and exercise through using LAB file.

- Topics:
  • Nios II Overview, H/W Development Flow , S/W Development Flow , H/W & S/W Boot Flow and Embedded OS demo.

B. Developing software for NIOS II processor(2 Day)

- Description : Nios II Software 과정은 32bit Soft core 와 관련 Intel FPGA IP로 되어있는 NiosII Embedded system 환경에서 Software의 디버깅과 관련 API등 software에 밀접한 부분을 설명합니다. 이는 메모리상에 섹션들이 어떻게 위치하며, 스텍과 힙의 구조가 어떻게 할당되는지에 대해서 이해하도록 합니다. 또한 RTOS를 porting 해보고 각 디바이스 드라이버를 직접 적용하기 위하여 임베디드 소프트웨어 툴인 이클립스 상에서 어떻게 수정하는지를 진행합니다. 이는 실제 INTEL FPGA에 유연하고 빠른 가속의 장점을 지닌 H/W IP를 Software로 쉽게 control 및 효율적으로 관리할 수 있도록 도와줍니다.
- Duration: 2 Days
- Price: KRW 100,000 (include TAX) for serving Materials and Lunch
- Purpose: Identify the hardware deliverables required to start coding

- Topics:
  • Create and manage software projects in the Nios® II Software Build Tools for Eclipse
  • Download, run, and debug software on Nios II
  • Use HAL API to access Nios II peripherals from C
  • Create interrupt-driven C code for the Nios II processor
  • Access hardware accelerators from C programs

C. Designing Intel SoC FPGA with Qsys & DS-5(3 Day)

- Description: ARM Cortex A9 Processor 가 Embedded 된 INTEL SoC FPGA Product 의 Design Flow 에 대한 이해를 목적으로 합니다. Quartus Prime, Qsys 그리고 ARM DS-5를 이용 하여 보다 손쉽고 효과적으로 개발 하는 방법을 소개하여 드립니다. 또한 유연하게 H/W 디자인과 Embedded Software 설계를 직접 수행함으로 개발 환경 및 INTEL SoC FPGA 의 장점을 이해하여 여러분들에게 보다 더 폭넓은 Solution 선택의 기회를 제공해 드릴 수 있습니다.
- Duration: 3 Days
- Price: KRW 150,000 (include TAX) for serving Materials and Lunch
- Skills Required: FPGA experienced user who require advanced training
- Purpose: Understand NiosII and exercise through using LAB file.

- Topics:
  • Intel SoC FPGA Overview
  • H/W Development Flow
  • S/W Development Flow
  • H/W & S/W Boot Flow and Debugging with DS-5.

D. Become a FPGA designer

- Description: 본 강좌는 Designing with Quartus II(Basic, Advanced) 강좌를 수료하였는데 실무에서 FPGA를 사용하려고 하는데 실습이 부족하여 각종 Tool의 사용이 익숙하지 않은 수강생에게 적합한 강의 입니다.
해당 과정은 FPGA 업무를 수행함에 있어서 각 과정에서 고려할 사항에 대해 전반적으로 다루고 있습니다.
Lab은 총 6개가 준비되어 있으며 빈번하게 사용하는 DDR3 Controller IP를 사용한 가상의 Project File을 가지고 진행합니다.
이 과정에서 수강자 여러분은 문제 발생 시 Debug Tool을 활용하는 방법 또한 익힐 수 있습니다.
MAX10 board를 이용하여 각종 실습을 진행하고 사용하였던 보드는 가지고 가실 수 있습니다.
- Duration: 3 Days
- Price: KRW 300,000 (include TAX) for serving materials, lunch and MAX10 Dev kit
- Purpose: Understand the operation of memory and implement the DDR3 controller

- Topics:
  • Understand the Quartus prime design flow
  • Considering the FPGA power consumption and PD
  • Implement memory controller using LAB(IP design sequence, memory parameter and so on….)
  • DDR3 simulation
  • Understand the Physical Timing and timing optimization flow with TimingQuest analyzer.

E. Developing SW for Intel SoC FPGA (3 Day)

- Description: 본 과정은 소프트웨어 및 펌웨어 엔지니어를 대상으로 하며, ARM(Cortex A9)이 내장된 SoC FPGA에 대한 전반적인 소개 및 MPU운용 방법에 대한 이해를 돕도록 구성되어 있습니다. 초기 Linux 부트 업 및 간단한 Linux device driver를 제작하여 FPGA와의 상호운용하는 방법에 대해 배울 수 있습니다.
- Duration: 3 Days
- Price: KRW 150,000 (include TAX) for serving Materials and Lunch

- Topics:
  • SoC FPGA architecture overview, software development flow and Software toolchain
  • Software and FPGA aware debugging
  • Programming for custom FPGA functions
  • Booting up with Linux
  • Development environment setup for modules/drivers, Creating Simple Kernel device driver.

F. Transceiver Architecture & debugging method(2 Day)

- Description : 현재 가속화 되고 있는 High-speed interface(Gigabit Interface)에 대한 필요에 따라 고속 interface 구현하기 위한 Intel FPGA의 Transceiver 의 구조를 이해하고 구현하기 위해 필요한 과정들을 습득합니다. 또한 고속 Interface를 board상에서 설계하기 위해 회로 설계 시 고려하여야 할 내용에 대해 숙지합니다.
Transceiver Toolkit을 이용하여 고속 I/F시 발생할 수 있는 오류 및 SI issue등 에 대한 빠른 해결 방법을 찾을 수 있습니다.
- Duration: 2 Days
- Price: KRW 100,000 (include TAX) for serving Materials and Lunch
- Purpose : Transceiver design creation.

- Topics:
  • Implement high-speed serial protocols in Intel FPGA® Arria® 10 embedded transceivers
  • Additional Transceiver Design Recommendations
  • Improve transceiver usage and avoid transceiver design issues by applying an understanding of device architecture to design situations
  • Optimize analog settings to improve link behavior using Intel FPGA tools
  • Employ transceiver reconfiguration to dynamically change transceiver behavior in-system

G. Performance Maximization with Stratix 10 Hyperflex Architecture(2 Day)

- Description : 본 교육은 2일간 진행하며, Intel FPGA의 Stratix 10 디바이스의 내부 구조 및 전반적인 특징을 살펴볼 수 있고 특히 Hyperflex 구조를 이용하여 효율적인 FPGA 설계 방법을 숙지하는데 있습니다. 또한 Hyper-Retiming, Hyper-Pipelining, Hyper-Optimization 세가지 순차적인 단계를 실습을 통해 습득 할 수 있는 교육입니다.
- Duration: 2 Days
- Price: KRW 100,000 (include TAX) for serving Materials and Lunch
- Purpose : Understanding the HyperFlex Architecture Advantage & Quartus Design Flow with HyperFlex

- Topics:
  • Use Quartus Prime software features to take advantage of the Stratix 10 HyperFlex architecture
  • Speculate design performance gains using the Quartus Prime software Fast Forward Compile feature
  • Employ Hyper-Retiming strategy to improve design performance
  • Employ Hyper-Pipelining strategy to improve design performance
  • Directly pipelining loop paths to improve loop speed